Введение
Классическое правило масштабирования Мура близко к пределу, если смотреть только по горизонтали. Чтобы сохранить рост плотности логики и одновременно контролировать энергопотребление и задержки, индустрия переходит к трёхмерной компоновке — вертикальному расположению транзисторов и скрытой подложке силовых распределительных сетей. Два ключевых тренда этого перехода — CFET (complementary FET) и buried power rails (BPR) — обещают значительный выигрыш по плотности, но приводят к новому классу проблем при моделировании и верификации электропараметров.
Почему CFET и BPR?
CFETы позволяют складывать n- и p-канальные устройства один над другим в пределах одного контактного «футапринта», что практически удваивает плотность ячеек стандартной библиотеки. BPRы же перемещают линии питания под активный слой транзисторов, освобождая верхние металлы для сигналов и снижая падение напряжения по сети питания. Вместе они дают архитектурный рычаг для дальнейшего масштабирования без увеличения площади кристалла.
Паразитные эффекты, о которых нельзя молчать
Чем выше сложность вертикальной интеграции, тем более трёхмерными становятся паразитные явления. Паразитные сопротивления и ёмкости перестают быть локальными и одномерными: они образуются на фронт- и бэк-металлических стеках, в интерфейсах между слоями, в местах перехода через TSV, а также в результатах неманхэттенской трассировки. Вертикальные интерфейсы между NFET и PFET в CFETах, контактные площадки на BPR и взаимодействие с диэлектриками формируют маршруты утечек и связи, которые традиционные RC-модели игнорируют.
Требования к инструментам экстракции
Чтобы экстракция была релевантной для CFET+BPR, инструмент должен:
- полно моделировать стек от верхних металлов до глубинной подложки с учётом фронт- и бэк-интерфейсов;
- поддерживать сложные правила процесса, включая необычные материалы и геометрические паттерны для конкретных найденных интеграций;
- сочетать ускоренные rule-based алгоритмы с физически точными полевыми солверами (3D EM) там, где плотность и взаимоотношения слоёв критичны;
- генерировать исчерпывающие netlist-файлы с учётом R, L, C для последующего анализа IR-drop, SI и тепловых эффектов.
Практика: шаги рабочего процесса
Процесс начинается с подготовки геометрии — полный импорт многоуровневого layout со всеми BPR и TSV. Далее формируются и верифицируются rule-decks: параметры проводимости, контактных сопротивлений, диэлектрических постоянных и интерфейсных переходов. Частая практика — тесная работа с технологами на уровне foundry и производство тестовых структур для валидации параметров солвера. После этого запускают итеративную экстракцию: сначала грубая оценка, затем локальные 3D-прогоны для «горячих» зон (TSV, сложные интерфейсы). Результат — детализированный parasitic netlist, интегрируемый в STA и аналитику P/G-сетей. Важная часть — интерактивный отладочный цикл, визуализация распределения сопротивлений и ёмкостей на сечениях, поиск источников IR-drop и перекрытий по частотам.
Чему учит нас практика
Переход на вертикальную архитектуру требует не только новых топологий, но и новых инженерных привычек: раннее включение экстракции в дизайн-флоу, глубокая валидация технологических параметров и мультифизическое моделирование (электричество, тепло, электромагнитика). Инструментальная целостность — единая среда, где geometry, tech-rules и солверы работают согласованно — значительно снижает риск поздних доработок и дорогостоящих резпинов.
Вывод
CFET и BPR предоставляют ясный путь для дальнейшего увеличения плотности и эффективности микросхем, но раскрытие их потенциала невозможно без точной, трёхмерной экстракции паразитов. Инженеры, которые научатся интегрировать физичную экстракцию на ранних этапах дизайна и применять комбинированные rule- и field-solver подходы, получат преимущество в разработке надёжных и производительных устройств следующего поколения.
